온디맨드 웨비나

High-Level Synthesis Verification Technologies and Techniques

예상 소요 시간: 17분

공유

Picture of session's intro slide

When designing with High-Level Synthesis (HLS) many have questions regarding verification. Waiting to verify until you have post-HLS RTL is too late and too inefficient. This session will describe applying known and trusted static, formal and dynamic approaches to verification performed at the C++ or SystemC HLS level of abstraction.

발표자 소개

Siemens EDA

David Aerne

Verification Technologist

Dave Aerne is a Verification Technologist within the Calypto Systems Division, focusing on HLV (High-Level Verification) solutions. His particular areas of expertise are the UVM and Verification IP. Prior to joining the EDA industry, he gained over 18 years of SoC Design and Verification experience in various roles at semiconductor companies and fabless startups. Dave received a BSCompE from the University of Illinois at Urbana-Champaign and a MSCompE from National Technological University in Fort Collins, Colorado.

관련 자료

제품 설계 기술을 통한 효율성 및 프로세스의 가속화
E-book

제품 설계 기술을 통한 효율성 및 프로세스의 가속화

제품 설계 기술을 사용하여 출시 시간 단축하십시오. 다중영역 설계는 전기 및 전자 설계를 동시에 수행합니다.

차세대 중장비 차량 설계용 CAD 소프트웨어
Webinar

차세대 중장비 차량 설계용 CAD 소프트웨어

NX CAD는 차량 설계 자동화 및 검증 도구와 함께 이용할 수 있는 유일한 다기능 플랫폼으로 전기, 메카니컬, 제어 시스템을 통합합니다.

엔지니어링 설계 소프트웨어를 사용하여 장비 설계를 디지털 방식으로 혁신
Analyst Report

엔지니어링 설계 소프트웨어를 사용하여 장비 설계를 디지털 방식으로 혁신

중장비 엔지니어링 설계 소프트웨어는 자율 운영 및 연결된 작업 환경을 구현합니다. 자세히 알아보십시오.