Infineon: HLS Formal Verification Flow Using Siemens Formal Verification
High-Level Synthesis (HLS) is design flow in which design intent is described at a higher level of abstraction such as SystemC/C++/Matlab/etc. HLS tools are expected to synthesize this code to RTL which can be input to the traditional RTL downstream flow (RTL / GDS) RTL lint / formal check tools cannot be run on HLS RTL (as the errors cannot be correlated to HLS source code) Onespin systemC/C++ extension DV help to overcome this challenge. This session will be presented by Siemens on behalf of Infineon Technologies AG.
발표자 소개
Vlada Kalinic
SystemC Product Specialist
Vlada Kalinic is the SystemC Product Specialist at Siemens EDA, and is involved in the evaluations with the new customers as well supporting the current portfolio of the customers to improve the current SystemC flows. Vlada has also another role, as Product Specialist of EC-FPGA in OneSpin. Vlada holds a master’s degree with honors in Electrical and Computer Engineering, Embedded Systems and Algorithms from the University of Novi Sad (Serbia). Prior to Mentor/Siemens, Vlada worked with OneSpin for 5+ years and was involved in various successful evaluations with SystemC and EC-FPGA customers.
관련 자료
기계 가공업체의 경영진을 위한 디지털 제조 가이드
경영진이 디지털 제조를 통해 비즈니스를 혁신하여 시장 출시 속도를 앞당기고 위험을 줄이며 수익을 높이고 시장 내 입지를 강화하는 방법을 알아보십시오.
통합 프로젝트 관리 솔루션으로 미용 및 화장품 제조 혁신
본 eBook에서는 통합 프로그램과 라이프사이클 관리 솔루션을 적용해 제품 출시를 앞당길 때 얻을 수 있는 이점에 대해 알아봅니다.
전자산업의 디지털 트랜스포메이션 가속화
협업을 강화하고, 사일로를 허물고, 복잡한 프로세스를 간소화하는 포괄적인 5단계 프레임워크를 통해 전자제조 분야의 디지털 트랜스포메이션을 추진하는 방법을 알아보십시오.