HLS 101 - 모든 RTL 하드웨어 디자인 팀이 알아야 하는 것
상위수준합성(High Level Synthesis, HLS)은 기존 설계 플로우를 확장하여 하드웨어 설계에 대한 새롭고 강력한 접근 방식을 제공합니다. HLS의 기본 개념을 이해하고, 어떻게 HLS가 RTL 설계자와 아키텍트, 기능 검증, RTL 검증을 연결되는지 이해하는 것은 매우 중요합니다. 이 웹 세미나에서는 HLS에 대한 기본적인 소개를 진행 합니다. 어떻게 타이밍이 없는 알고리즘을 HLS을 위해서 추상화할 수 있는지 알아봅니다. 그리고 Catapult를 활용하여 최적의 전력, 성능, 면적을 가질 수 있는 고품질의 RTL로 변환하는 지를 이해할 수 있습니다. 뿐만 아니라 HLS 설계 플로우를 위한 검증 방법론 변경에 대하여 다룹니다. 이를 통하여 HLS 설계 검증 플로우가 기존의 플로우와 어떻게 다른지 알 수 있으며 HLS가 생성하는 확실한 결과를 확인할 수 있습니다. 또한 HLS의 기초를 이해할 수 있습니다.
Catapult 웹 세미나에 참석하시어 유익한 시간 되시기를 바라겠습니다. 감사합니다.
발표자 소개
이준석 부장
Consultant Application Engineer
이준석 부장은 Siemens EDA HLS 기술엔지니어입니다. C/C++/SystemC과 같은 상위수준으로 기술한 Function을 신속하고 효과적으로 RTL로 구현하는 Catapult HLS를 지원하고 있습니다. 특히 비디오 이미지 영상처리 및 AI/ML 분야의 어플리케이션의 HLS 구현에 많은 관심이 있습니다. 또한 RTL Hardware 설계 및 검증지원 엔지니어로 QuestaSim Logic Simulator 기술 지원 및 디버깅, Matrix Driven Coverage Closure, Formal Verification, SV/UVM을 지원하는 역할을 담당했습니다. 2015년 Siemens EDA에 합류하기 전에는 Mobile Camera Image Signal Processing(ISP), Memory Controller 설계, 메모리 최적화, 저전력 설계 등의 ASIC/SoC RTL 디자인 및 검증 엔지니어로 6년간 다양한 공정에서 IP개발 및 칩 양산 경험이 있습니다. 한양대학교 전자전기공학부 학사 및 박사수료의 학위를 소지하고 있습니다.