전력 효율적인 RTL 제작을 위한 설계 방법론

개요

반도체 산업의 성장은 칩이 새로운 세대로 넘어갈 때마다 성능이 향상되고 전력소비는 적어진다는 사실에 달려 있습니다. 하지만 이제는 무어의 법칙에 따른 축소가 저절로 에너지 효율의 향상을 가져오지는 않게 되었습니다. 네트워킹이나 컴퓨팅 또는 스토리지 등의 애플리케이션 분야를 막론하고 전력 및 에너지 소비가 차별화된 제품과 고객 요구에 부응하지 못하는 제품 간의 차이를 가져올 수 있는 것은 이 때문입니다.

Wilson Research의 2020년도 서베이에 의하면, 이제 전력 문제는 설계 재작업이 요구되게 만드는 세 번째 이유라고 합니다. 이 때문에 전력 문제가 칩 설계 프로세스의 초반 및 중간 단계에 위치하게 되었습니다. 당연히, 전력 문제의 해결을 설계 주기의 맨 끝 단계까지 기다릴 수 없으며, 아키텍처 및 설계 단계에서 고려해야 합니다. 전력소비가 가장 적은 RTL IP 및/또는 설계를 구현하기 위해서는 효과적인 하드웨어 설계 방법론이 필요합니다.

본 세미나에서는 전력 및 에너지의 측정지표와 최적화를 통해 전력에 최적화된 최고 품질의 RTL을 예측 가능하게 구현하는 방법을 집중적으로 살펴봅니다.

세션 내용

Session 1. 조기 전력 방법론을 이용한 저전력 설계의 패스트 트래킹

저전력 소비는 많은 관심이 쏠리는 주제로서 이는 당연한 일입니다. 전력 문제로 인해 설계 재작업은 물론 제품에 경쟁상의 불이익이 초래될 수 있기 때문입니다. 초기 RTL 설계 단계로부터 RTL 사인오프 단계에 이르기까지 저전력 방법론을 채택하면 저전력을 고려한 설계가 간소화되며, 프로세스가 진행됨에 따라 전력 사인오프 문제를 찾아내 많은 비용이 초래될 수 있는 후반 단계에서의 변경 작업을 피할 수 있습니다. 저전력 방법론을 확립하는 방법을 습득하십시오. 이는 전력 문제를 최우선적으로 다루며, 칩의 고장을 야기할 수 있는 잠재적 전력 문제가 없는 에너지 효율적인 IP의 개발을 보장해줍니다.

Session 2. PowerPro 지침, 조기 추적 및 최적화를 통한
전력효율적 Cisco 네트워크 스위치의 제작

시스코(Cisco)는 PowerPro를 사용해 전력 소비를 줄이는 데 성공했습니다. 벡터리스 최적화(vectorless optimization)를 통해 클럭 게이팅 효율성을 10~20% 향상시킨 것입니다. 시스코의 우두피 하리샤란(Udupi Harisharan) 씨가 이러한 성공사례를 토대로 다른 툴 기능의 유용성에 대해 설명하면서 디자이너가 효과적으로 클럭 게이팅에 대한 결정을 내리고 RTL 개발 단계에서 주요 전력 지표를 설계 팀에게 피드백 할 수 있도록 이끌어줄 것입니다.