オンデマンド・ウェビナー
Early Bird - 第20回: 高位設計を加速するProFPGAによるプロトタイピング＆ブロックレベル設計・検証フロー
「Early Bird」ウェビナーシリーズでは、Catapult高位合成および高位検証プラットフォームやPowerPro RTLローパワー・ソリューション、Precision FPGA論理合成ソリューションなどを中心に、一歩先の未来を切り拓くユニークなEDAソリューションについて多角的に解説いたします。
最終的なターゲットテクノロジがFPGAであるかASICであるかに関わらず、FPGA検証は極めて有効となる検証手法ですが、その環境構築やシステム開発を如何に効率的に進めるかが、全体的な設計効率化のキーになります。
本ウェビナーでは、Siemens EDAが提供するFPGAプロトタイピング・プラットフォームであるVeloce ProFPGAを利用することで、余計な追加作業を最小化し、効率よくプロトタイピング検証、ブロックレベル検証が可能なことを解説いたします。
プログラム
- セッション: 高位設計を加速するProFPGAによるプロトタイピング＆ブロックレベル設計・検証フロー
- Q&A
ウェビナーで学べること
- 効率的なFPGAプロトタイピング
- 効率的なFPGAプロトタイピングによるブロックレベル検証
対象
- 高位設計・検証 高位設計・検証を加速するためのFPGAプロトタイピング検証に興味のあるすべてのお客様
講演者の紹介
シーメンスEDA
安藤 泰輝
アプリケーション・エンジニア
安藤 泰輝は、シーメンスEDAにおいて半導体の論理検証エキスパートとして、シミュレータ、エミュレータ、FPGAプロトタイプ製品を担当するアプリケーション・エンジニアです。
検証が複雑になるに従い、如何に適切な場面で適切な道具を使うかが重要になってきます。複数環境を立ち上げるのはコストがかかるし、メンテナンスも大変、そんな時には、検証環境を統合しましょう。必要な時に加速できる環境のご提案をいたします。