Siemens EDA Forum - FPGA設計における不具合の早期発見と改修の重要性

FPGA設計の複雑化、大規模化に伴い、実機での検証が現実的には困難な状況に陥っています。コストの観点から見ても、問題の早期発見に比重を置くことが必要です。プロジェクト後期になってから予期せぬ設計上の不具合やIP統合の問題などが発見された場合の市場投入までの時間が迫っている状況下における改修は、莫大なコスト増につながるからです。FPGAの不具合改修のコストは今や許容できなくなりつつあります。

プロジェクトの早期段階から論理シミュレータによる機能検証を実施することは、プロジェクト後期の不具合を回避する上で有効な検証手法です。しかし、ダイナミック・シミュレーションを実施するにはテストベンチやテストシナリオの開発が必要であり、そのための工数、コスト、時間が必要になるというジレンマに陥ります。このジレンマを少しでも解消しようとするためには、シミュレーション実施以前に、そもそものRTL設計コードの品質をいかに確保するかが重要となります。言い換えるならば、製品固有の要件機能を検証するよりも前に、どのような設計コードでも発生し得る普遍的な問題点を網羅的に取り除いておくことが鍵となります。

幸い、テストパターンを必要としない静的な手法や形式的手法を組み合わせたチェック／検証手法は、設計上の問題点を早期に網羅的に発見する手法として非常に有効であることが知られています。

上記をふまえシーメンスでは、プロジェクト期間における早い段階で設計の問題を発見して品質を向上させIP利用を促進する方法として、Questa Design Solutionsを提案しています。Questa Design Solutionsは、実際にRTLコーディングを行う設計者がRTLの品質を向上させるための統合検証スイートです。RTLの初期品質を向上させ余分な検証作業を回避することができるリンティングを行うQuesta Lintと、設計において発生し得る普遍的な問題点を網羅的に取り除くことが可能なフォーマル解析ツールであるQuesta AutoCheckを統合しています。

FPGAプロジェクトでは、設計コストを削減するべくFPGAベンダによって供給されるIPの適用が積極的に行われています。ここで問題となるのが、FPGAベンダから提供されるIPを取り込むことで静的手法やフォーマル解析手法の適用が困難になるということです。Questa Design Solutionsには、FPGAベンダが供給するIPの事前検証済、コンパイル済のライブラリが統合されているため、容易に静的手法やフォーマル解析手法をFPGA検証環境に導入することが可能です。

本ウェビナーでは、FPGAプロジェクトにQuesta Design Solutionsを適用することにより、テストベンチがない状況においてもFPGA設計の検証作業のシフトレフトを可能にして早期からバグ発見と改修をシミュレーション前に実施し、テストベンチ開発工数の削減と設計後期における不具合発生を回避するとともに、コスト削減を実現するプロセスをご紹介いたします。RTLコードの品質を向上させたいFPGA設計者の皆様は是非ご参加ください！

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<span style="font-size:20px; color:#ec6602;"><strong>プログラム</strong></span>

セッション: FPGA設計における不具合の早期発見と改修の重要性

1. FPGA開発プロジェクトの実態
2. FPGAのバグ改修のコスト
3. Questa Design Solutions、シフトレフト、不具合の発見、改修は費用対効果の高い設計段階で着手！
4. Questa Lint、RTLコード品質確保、FPGAプロジェクトに適用するときに…
5. Questa AutoCheck、自動フォーマル検証とは？
6. 対決！Questa Lint （RTLリント）vs. Questa AutoCheck（フォーマル検証）

Q&A

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<span style="font-size:20px; color:#ec6602;"><strong>ウェビナーで学べること</strong></span>

• FPGAプロジェクトのコスト削減
• FPGA開発ライフサイクルの中でRTLリントツール（Questa Lint）、自動形式検証ツール（Questa AutoCheck）を適用することによるデザイン品質の向上
• FPGA IPライブラリの設定方法
• RTLリントツールと自動形式検証ツールはFPGA設計上のどのような問題を捕らえることができるのか？その違いは？

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<span style="font-size:20px; color:#ec6602;"><strong>対象</strong></span>

• 検証エンジニア、マネージャー
• ハードウェア設計エンジニア、マネージャー
• 設計検証環境支援エンジニア、マネージャー

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