High-Level Synthesis Verification Technologies and Techniques
When designing with High-Level Synthesis (HLS) many have questions regarding verification. Waiting to verify until you have post-HLS RTL is too late and too inefficient. This session will describe applying known and trusted static, formal and dynamic approaches to verification performed at the C++ or SystemC HLS level of abstraction.
講演者の紹介
David Aerne
Verification Technologist
Dave Aerne is a Verification Technologist within the Calypto Systems Division, focusing on HLV (High-Level Verification) solutions. His particular areas of expertise are the UVM and Verification IP. Prior to joining the EDA industry, he gained over 18 years of SoC Design and Verification experience in various roles at semiconductor companies and fabless startups. Dave received a BSCompE from the University of Illinois at Urbana-Champaign and a MSCompE from National Technological University in Fort Collins, Colorado.
関連情報
製品設計技術を駆使して設計を大幅に加速
製品設計技術を駆使して市場投入期間を短縮。複数領域にまたがる設計によって機械、電気、電子の同時設計を加速。
大型車両設計向け次世代CADソフトウェア
NX CADは、電気システム、機械システム、制御システムを真にマルチドメインの単一プラットフォームに統合し、車載設計の自動化ツールならびに検証ツールを内蔵しています。
エンジニアリング設計ソフトウェアを使用して機器設計をデジタルで変革
重機のエンジニアリング設計ソフトウェアは、オペレーションの自動化とコネクテッド作業環境を実現します。詳細はこちら