Early Bird - 第23回: ASIC設計者が知っておくべきFPGAローパワー対策

「Early Bird」ウェビナーシリーズでは、Catapult高位合成および高位検証プラットフォームやPowerPro RTLローパワー・ソリューション、Precision FPGA論理合成ソリューションなどを中心に、一歩先の未来を切り拓くユニークなEDAソリューションについて多角的に解説いたします。

本ウェビナーでは、ASICとFPGAに対するローパワー対策の違い、FPGAプロトタイピングにおけるローパワー対策を如何ににASIC設計にフィードバックするかについて解説いたします。


<hr />
<span style="font-size:20px; color:#ec6602;"><strong>プログラム</strong></span>

セッション: ASIC設計者が知っておくべきFPGAローパワー対策

• ローパワー設計と世界状況
• 実質的なローパワー化のポイント
• ローパワー設計の鉄則
• 不要なトグルのゲーティングが主にクロック・ゲーティングになる理由
• クロック周波数を使ったピーク周波数削減
• 不要なトグルを的確に見つけるためには
• ASICとFPGAの構造の違い
• FPGAでのローパワー設計手法
• 今後のローパワー設計課題と取り組み

<span style="font-size:11px;">※ セッション内容は予告なく変更される場合がございます。あらかじめご了承ください。</span>

<hr />
<span style="font-size:20px; color:#ec6602;"><strong>ウェビナーで学べること</strong></span>

• FPGAとASICでのローパワー対策の違い
• FPGAプロトタイピングにおけるローパワー対策のASIC設計へのフィードバックの考え方

<hr />
<span style="font-size:20px; color:#ec6602;"><strong>対象</strong></span>

• RTLローパワー設計、ローパワー最適化に興味のあるお客様
• ASIC設計者
• FPGA設計者

<hr />