Siemens EDA Forum - RISC-Vコアのフォーマル検証と事例紹介

マイクロ・プロセッサの設計では、命令セットアーキテクチャ（ISA）を選択し、ISAに基づいて、必要となる命令の種類、レジスタ数、メモリの仕様等を決めていくのが一般的です。

RISC-VのISAを選択した場合、目的とする設計仕様を実現する際の自由度が広がります。しかもライセンス料やロイヤルティは不要です。またRISC-Vの特長として、簡素化された命令セット、消費電力の低さ、充実しつつあるエコシステムなどが挙げられます。そのためRISC-Vは、100円ショップで取り扱われるような商品からカーボンナノチューブ（CNT）トランジスタを使ったマイクロ・プロセッサ等の開発まで、広範囲な市場で採用されています。

しかし、設計仕様の自由度が広がることによって検証作業が大変複雑なものになることが課題として挙げられます。この解決には、フォーマルの手法を用いて、RISC-V互換であること、カスタム命令が機能的に正しいことを網羅的に検証することが求められます。

本セッションでは、シーメンスEDAのフォーマル検証手法を適用したRISC-Vフォーマル検証ソリューションを、検証事例と共にご紹介いたします。

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<span style="font-size:20px; color:#ec6602;"><strong>プログラム</strong></span>

セッション: Questa OneSpin Solutions（QOS）プロセッサ・アプリケーションを用いたRISC-Vコアのフォーマル検証

1. Questa OneSpin 360 Solutions（QOS）のご紹介
2. QOSプロセッサ・アプリケーションのご紹介
3. QOSプロセッサ・アプリケーションを用いた検証例
4. QOSプロセッサ・アプリケーション活用の検証手順

Q&A

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<span style="font-size:20px; color:#ec6602;"><strong>ウェビナーで学べること</strong></span>

• フォーマル技術を用いたRISC-Vの網羅的な検証

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<span style="font-size:20px; color:#ec6602;"><strong>対象</strong></span>

• 検証エンジニア、マネージャー
• ハードウェア設計エンジニア、マネージャー
• 設計検証環境支援エンジニア、マネージャー

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