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Siemens EDA Forum - UVM導入はじめの一歩

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Siemens EDA Forum - UVM導入はじめの一歩

検証メソドロジであるUVM（Universal Verification Methodology）は登場から10年以上が経ち、すでに多くのプロジェクトで採用されています。現在では、IEEE標準となったUVMをベースとした数多くの検証IPがリリースされており、テストベンチ開発の効率化や検証品質の向上にUVMは必要不可欠な存在となっています。その一方で、オブジェクト指向プログラミングや膨大なクラスライブラリに対する学習曲線が費用対効果に見合わないと判断され、プロジェクトでの採用が見送られるケースも少なくありません。

しかしUVMの導入において重要なことは、1つのプロジェクトで費用対効果を計るのではなく、一度導入されれば、そのプロジェクトの検証品質向上のみならず、再利用の促進によって後続プロジェクトや組織を横断した開発効率の向上にもつながるということです。標準的なメソドロジでは、独自の検証環境に費やされるメンテナンスコストも削減できるため、中長期にわたっても十分な効果が期待できます。

本セミナーでは、UVMがもたらす再利用性の向上や標準的な検証環境構築が、検証の効率化にいかに寄与するかを確認し、既存のVerilog環境からUVM環境への移行を具体的な例を用いて解説いたします。UVMの導入を検討されている方や、ご自分のデザインがUVM向きかを見極めたい方、UVMの基本を再確認したい方に特に役立つ内容となっています。

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<span style="font-size:20px; color:#ec6602;"><strong>プログラム</strong></span>

セッション: UVM導入はじめの一歩

  1. UVMの概要

    • UVMの考え方と基本的な環境構成
  2. UVMを使う利点

    • 再利用性向上を実現するためのUVM機能
    • 標準化されたメッセージやSimulationフェーズ
  3. 既存のVerilog環境からUVM移行の手順例
  4. UVM導入のその後

    • 複数プロトコル制御などの複雑な環境構築方法

Q&A

<span style="font-size:11px;">※ セッション内容は予告なく変更される場合がございます。あらかじめご了承ください。</span>

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<span style="font-size:20px; color:#ec6602;"><strong>ウェビナーで学べること</strong></span>

  • 再利用可能な環境構築による検証効率化
  • UVM環境構築の基本的な手順

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<span style="font-size:20px; color:#ec6602;"><strong>対象</strong></span>

  • 検証エンジニア、マネージャー
  • ハードウェア設計エンジニア、マネージャー
  • 設計検証環境支援エンジニア、マネージャー

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講演者の紹介

シーメンスEDA

西沢 研人

フィールド・アプリケーション・エンジニア

西沢 研人は、国内半導体メーカーを経て、2022年にシーメンスEDAジャパン株式会社に入社しました。Questa（Sim, Formal）を中心としたEDAのフロントエンド・ソリューションを応用し、お客様の設計・検証品質向上のご提案と支援を担当しています。

シーメンスEDAジャパン入社以前からデジタル設計・検証者として15年以上、仕様策定、RTL設計、機能検証から論理合成まで幅広い経験を有します。特に機能検証分野では、検証メソドロジを活用した効率的な検証環境の構築や、検証マネジメントに関わる課題の解決に取り組んでまいりました。

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