Discovery 2025 Part 2: AI機能を搭載した次世代プラットフォームにおけるDDR5設計フロー

近年、AI技術の飛躍的な進化により、設計や設計支援分野でのAI活用が大きな注目を集めています。Discovery 2025ウェビナーシリーズでは、ディープラーニング（DL）、マシンラーニング（ML）を応用した縮退モデル、エキスパートシステムなど、多岐にわたるAI技術を背景としたシーメンスEDAの設計支援システムの価値と可能性を、具体的な事例とともにご紹介いたします。また、AIを用いた設計手法改革や導入準備のプロセスを解説し、効率的かつスムーズにAI技術を活用するためのヒントをお伝えします。さらに、各回を通じて、AI化を進める上での課題とその対策についても触れ、今後の設計の進化を支える実践的な情報をご提供いたします。

本ウェビナーシリーズを通じて、AI活用の未来像とその実現に向けた第一歩をお届けします。ぜひご参加ください！

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<span style="font-size:20px; color:#ec6602;"><strong>概要</strong></span>

現在、日々高速化するインターフェースにおいて、DDR5のクライテリアを満たす設計が困難な状況が続いていますが、その状況に加え、TAT短縮が求められています。さらに、解析エキスパート不足の問題もあり、如何に効率よく、製品の品質を担保して設計から製造まで短時間で設計する手法が求められています。

この課題に対して、シーメンスEDAが提供するプリント基板（PCB）設計向けシミュレータであるHyperLynxシリーズでは、DDRインターフェースの性能に対するクライテリアの自動OK/NG判定やSerDesコンプライアンス・テストなど、様々な機能をリリースしてきました。しかしツールが持つ機能を活用するだけでは、効率の良い設計の実現は困難です。

本ウェビナーでは、HyperLynxの最新情報をご紹介するとともに、DDR5の設計においてHyperLynx SI/PI/DRCを活用することにより、どのように効率よく解析から設計までを実現できるのか、また、HyperLynx DSEやPIのPDN最適化を実現する最新のAI技術を使うことで、解析後の設計におけるトレードオフをどのように短時間で実現できるのかについてを具体的な解析フローに落とし込んで解説いたします。

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<span style="font-size:20px; color:#ec6602;"><strong>プログラム</strong></span>

セッション: AI機能を搭載した次世代プラットフォームにおけるDDR5設計フロー

Q&A

<span style="font-size:11px;">※ セッション内容は予告なく変更される場合がございます。あらかじめご了承ください。</span>
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<span style="font-size:20px; color:#ec6602;"><strong>ウェビナーで学べること</strong></span>

• DDR5設計における解析フロー
• HyperLynx SI/PIにおけるAI技術の活用方法

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<span style="font-size:20px; color:#ec6602;"><strong>対象</strong></span>

• 回路設計者
• 基板設計者
• 伝送線路、PDN、基板解析専任者

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